Formazione
- Laurea (110L/110, Dicembre 2010) e Laurea Magistrale (110L/110, Dicembre 2012) in Ingegneria Elettronica presso l'Università di Bologna.
- Dottorato di Ricerca in Ingegneria Elettronica presso il Dipartimento di Ingegneria dell'Energia Elettrica e dell'Informazione "Guglielmo Marconi" (DEI), relatore Prof. Luca Benini (Giugno 2016)
Carriera accademica
Da settembre 2022 è ricercatore a tempo determinato senior (RTD-B) presso il Dipartimento di Ingegneria dell'Energia Elettrica e dell'Informazione "Guglielmo Marconi" (DEI) dell'Università di Bologna, dove in precedenza era RTD-A a partire da giugno 2020. Precedentemente, da luglio 2016 a giugno 2020 è stato assegnista di ricerca presso l'Energy-Efficient Embedded Systems Laboratory (Università di Bologna) e ricercatore post-dottorale presso l'Integrated Systems Laboratory (ETH Zurich).
Attività didattica
È titolare di corsi riguardanti le architetture digitali presso le lauree magistrali in Ingegneria Elettronica in lingua italiana ed inglese (EBIT): Architetture Digitali per l'Elaborazione del Segnale (mod. 1, dall'A.A. 2022/23), Architectures for Artificial Intelligence (mod. 2, dall'A.A. 2020/21). È stato inoltre titolare del mod. 2 di Statistics and Architectures for Big Data Processing presso la laurea magistrale in Ingegneria Elettronica in inglese (EBIT) (dall'A.A. 2020/21 al 2023/24) e del mod. 2 del corso di Architetture e Programmazione dei Sistemi Elettronici presso la laurea in Ingegneria Elettronica e delle Telecomunicazioni negli A.A. 2021/22 e 2022/23.
Dall'anno accademico 2017/2018 al 2019/2020 è stato tutor accademico per il corso di Elettronica T-A tenuto dal Prof. Andrea Bartolini per il corso di laurea in Ingegneria Gestionale. Svolge inoltre a partire dal 2015/16 attività di assistenza agli studenti (incluse lezioni frontali) per il corso di Hardware-Software Design of Embedded Systems tenuto dal Prof. Luca Benini.
Attività scientifica
La sua attività scientifica si concentra sullo sviluppo di architetture digitali per l'accelerazione hardware su System-on-Chip eterogenei, mescolando logica dedicata con architetture programmabili e configurabili, in particolare per applicazioni di Artificial Intelligence su dispositivi a bassissimo consumo energetico o ad altissima efficienza. Come architetto e designer RTL e di front-end ha partecipato allo sviluppo di più di 15 System-on-Chip prototipali di ricerca, in particolare in collaborazione con l'Integrated Systems Laboratory dell'ETH Zurich (lista: http://asic.ethz.ch/authors/Francesco_Conti.html), risultati in diverse pubblicazioni in venue di eccellenza (tra cui ISSCC 2021 e 2023, ESSCIRC 2023, e tre articoli su IEEE Journal of Solid-State Circuits).
Ha partecipato come primo autore o co-autore a più di 90 pubblicazioni su riviste scientifiche o conferenze di rilevanza internazionale nel settore dei circuiti digitali (IEEE Journal of Solid-State Circuits, ISSCC, IEEE TCAS-I, IEEE TCAS-II, DAC, DATE, IEEE TCAD), svolgendo anche attività di revisione scientifica. Dal 2022 è Associate Editor di IEEE Transactions on Computer-Aided Design of Circuits and Systems. È membro del TPC di DATE dall'edizione 2022, co-chair del topic E3 per DATE 2024 e chair del topic E3 per DATE 2025. Nel 2017, 2018 e 2019 è stato co-chair del Low-Power Embedded Systems workshop (LP-EMS). È stato visiting PhD student presso il Robust Systems Group guidato dal Prof. Subhasish Mitra alla Stanford University (USA).
Lista di pubblicazioni: https://dblp.org/pid/50/8932-1.html
Premi e riconoscimenti
- IEEE TCAS-I Darlington Best Paper Award (2020)
- Hipeac Technology Transfer Award (2018)
- Best Paper Award ad ESWEEK (2018)
- Best Paper Award ad ASAP (2014)
- Best Paper Award ad Embedded Systems Workshop (2014)
