Modellistica di Guasti Lo sviluppo della tecnologia
microelettronica sta rendendo i circuiti integrati sempre più
soggetti a guasti transitori, crosstalk, rumore sull'alimentazione,
guasti sui segnali di clock, variazioni dei parametri di processo,
fenomeni di aging; obiettivo della ricerca è modellarne
accuratamente gli effetti sulla Reliability, Availability,
Serviceability (RAS) di sistemi ad alte prestazioni e di circuiti
da realizzarsi mediante tecnologie emergenti.
Collaudo e Progettazione Orientata al Collaudo
Obiettivo della ricerca è sviluppare nuove strategie per la
progettazione orientata al collaudo di sistemi ad alte prestazioni,
nonché algoritmi per l'ottimizzazione del collaudo.
Progettazione di Circuiti e Sistemi Tolleranti ai
Guasti Obiettivo della ricerca è sviluppare nuove
tecniche per la tolleranza di guasti di sistemi ad alte
prestazioni, basati sia su tecnologia CMOS che su tecnologie
emergenti.
Diagnosi e Debug Obiettivo della ricerca è sviluppare
nuove strategie per l'eliminazione di errori di progetto e
l'identificazione dei guasti.
Energy Harvesting Obiettivo della ricerca è sviluppare
nuovi metodologie di progetto per la realizzazione di sistemi di
energy harvesting tolleranti ai guasti.
Sicurezza Obiettivo della ricerca è sviluppare
tecniche per la protezione delle informazioni trasmesse via radio
tra i nodi di una rete di comunicazione.
Sistemi Fotovoltaici Obiettivo della ricerca è sviluppare
strategiè per la riconfigurazione e/o compensazione sul campo di
malfunzionamenti di sistemi fotovoltaici (celle solari e inverter),
in forma tale da evitare consderevole riduzioni dell'efficienza
energetica.
Modellistica di Guasti Questa linea di ricerca ha
l'obiettivo di sviluppare modelli accurati per i guasti più
probabili per tecnologie attuali e di prossima generazione (<
32nm). In questo ambito, in collaborazione con Intel Corporation,
si stanno sviluppando modelli per le variazioni dei parametri di
processo ed i guasti sui segnali di clock per microprocessori di
prossima generazione, al fine di identificarne gli effetti sulla
RAS. Sempre in collaborazione con Intel, si sta affrontando il
problema della modellazione degli effetti introdotti da meccanismi
di aging (in particolare dovuti al fenomeno dell'NBTI) sulle
prestazioni e sulla RAS dei circuiti elettronici. Inoltre, ci si
sta occupando della modellistica di guasti transitori indotti da
particelle Alpha e neutroni su: i) blocchi combinatori, in
collaborazione con la Georgia Tech Univ. di Atlanta; ii) elementi
di memoria, in collaborazione con Intel Corporation. Infine, in
collaborazione con la Northeastern Univ. di Boston, si sta
affrontando il problema della modellistica di guasti in circuiti da
realizzarsi con tecnologie emergenti, quali Carbon Nanotube e
Quantum Cellular Automata.
Collaudo e Progettazione Orientata al Collaudo
Obiettivo di questa linea di ricerca è sviluppare strategie e
schemi per la progettazione orientata al collaudo di circuiti
integrati nei confronti di guasti crosstalk, transitori, rumore
sull'alimentazione, guasti sul clock e variazioni dei parametri di
processo. In particolare, in collaborazione con Intel Corporation,
ci si sta occupando della progettazione orientata al collaudo di
microprocessori di prossima generazione nei confronti di guasti sul
clock, e della calibrazione del sistema dopo la fabbricazione, al
fine di compensare le variazioni dei parametri di processo.
Inoltre, sempre in collaborazione con Intel Corporation, si sta
affrontando il problema di garantire che le strutture di Design For
Testability attualmente in uso non diventino inefficaci a causa di
possibili guasti interni. In collaborazione con la Brown
University, inoltre, ci si sta occupando dello sviluppo di un
algoritmo per l'identificazione dei guasti più critici per sistemi
ad alte prestazioni, che consentirà l'ottimizzazione delle
procedure di collaudo per tali sistemi.
Progettazione di Circuiti e Sistemi Tolleranti ai
Guasti Questa linea di ricerca ha come obiettivo lo
sviluppo di nuove tecniche per la tolleranza delle variazioni dei
parametri di processo, dei guasti crosstalk e transitori, del
rumore sull'alimentazione e dei guasti sul clock. In particolare,
in collaborazione con Intel Corporation, si sta affrontando il
problema di: i) sviluppare tecniche a bassissimo costo in termini
di area, consumo di potenza ed impatto sulle prestazioni, per la
rivelazione concorrente di guasti sui loro microprocessori di
prossima generazione; ii) progettare elementi di memoria tolleranti
ai guasti transitori; iii) sviluppare approcci di
monitoraggio/tolleranza degli effetti dovuti a fenomeni di aging
dei circuiti elettronici di prossima generazione. Inoltre, in
collaborazione con NXP Semiconductors, sono in via di sviluppo
tecniche di codifica delle informazioni sui bus di sistemi ad alte
prestazioni in grado di combinare la minimizzazione dell'impatto
del rumore sulle alimentazioni, con la capacità di correggere
eventuali errori di trasmissione dei segnali. Inoltre, in
collaborazione con l'Univ. di Roma Tor Vergata, il Politecnico di
Torino, il Politecnico di Milano e l'Università di Padova si sta
affrontando il problema del progetto di un System On Programmable
Chip (SoPC) tollerante a guasti transitori, e della sua
realizzazione in forma prototipale. Inoltre, in collaborazione
anche con Thales-Alenia si prevede di occuparci della progettazione
tollerante ai guasti di elettronica di bordo di satelliti per le
telecomunicazioni. Infine, in collaborazione con la Georgia Tech
Univ. di Atlanta, si stanno sviluppando strategie per il progetto
elettrico di circuiti ad alta robustezza nei confronti di possibili
guasti transitori.
Diagnosi e Debug Obiettivo di questa linea di
ricerca è sviluppare strategie che permettano di diagnosticare e
compensare errori di progetto e guasti sui segnali di clock in modo
molto più veloce e ad un costo inferiore rispetto alle strategie
utilizzate attualmente. In particolare, ci si sta occupando del
problema della misura ad alta risoluzione (di gran lunga inferiore
al ritardo ingresso-uscita di un invertitore CMOS ad area minima)
del jitter del clock mediante il progetto di opportuni schemi da
integrarsi sul chip. Saranno poi sviluppate originali strategie di
lettura e memorizzazione delle misure fornite che consentano la
rapida individuazione delle aree del chip interessate dal clock
jitter. Le soluzioni sviluppate dovranno operare efficacemente su
un ampio intervallo di frequenze di clock, tale da rendere
possibile il loro utilizzo in strutture composte da core multipli.
L'efficacia delle tecniche sviluppate sarà verificata in
collaborazione con Intel Corporation, mediante simulazioni
effettuate sulle strutture di loro microprocessori di prossima
generazione.
Energy Harvesting Obiettivo di questa linea di
ricerca è sviluppare tecniche innovative di tolleranza ai guasti
per sistemi di raccolta dell'energia (energy harvesting)
dalle vibrazioni del corpo umano per applicazioni biomedicali. Tali
sistemi, infatti, oggi per lo più presenti in forma solo
prototipale, presentano problemi dal punto di vista sia del livello
di potenza erogata, che della loro affidabilità, esigenza
quest'ultima di primaria importanza nell'ottica di un loro
possibile utilizzo per applicazioni biomedicali. In questo ambito
ci si sta pertanto occupando dello sviluppo di opportuni modelli di
guasto e tecniche per la loro tolleranza. L'efficacia delle
tecniche di tolleranza ai guasti sviluppate sarà verificata
mediante emulazione di guasto su prototipi di tali sistemi che
saranno realizzati in collaborazione con il “Centre for
Integrative Bio-Engeneering Research” (CIBER) della Simon
Fraser University, Vancouver (Canada).
Sicurezza Obiettivo di questa linea di ricerca è
sviluppare tecniche per la protezione delle informazioni trasmesse
via radio tra i nodi di una rete di comunicazione per servizi di
grandi aree urbane. In particolare, saranno sviluppate tecniche di
codifica dell'informazione che garantiscano elevata sicurezza nei
confronti di possibili intrusioni da parte di enti esterni.
Sistemi Fotovoltaici Obiettivo di questa linea di
ricerca è sviluppare tecniche per la riconfigurazione e/o
compensazione sul campo di malfunzionamenti di sistemi
fotovoltaici, che ne causino una riduzione dell'efficienza
energetica. In particollare, in questa linea di ricerca vengono
considerati malfunzionamenti sia dovuti al processo di
fabbricazione dei sistemi fotovoltaco (es. dovuti a difetti di
fabbricazione nei circuiti elettronici di controllo del sistema
fotovoltaico), che quelli indotti dal loro ambiente di utilizzo
(es. indotti da fenomeni di oscuramento totale/parziale delle
celle), entrambi considerati sia in letteratura che in ambito
industriale come condizioni più probalili e pericolose per
l'efficienza energetica di sitemi fotovoltaici.
