Davide Falchieri

Titoli formativi e professionali:

• Dottorato in Fisica, conseguito il 15/03/2002 presso l'Università di Bologna Alma Mater Studiorum al termine di 3 anni di corso. Titolo della tesi di dottorato: Hardware implementation of data compression algorithms in the ALICE experiment.
• Laurea in Fisica, conseguita il 13/06/1997 presso l'Università di Bologna Alma Mater Studiorum al termine di 4 anni di corso più uno fuoricorso, con votazione di 110/110 con lode. Titolo della tesi di laurea: Progettazione e realizzazione di un processore fuzzy veloce a due ingressi e un’uscita partendo dalla descrizione VHDL fino al layout finale.
• Diploma di maturità scientifica, conseguito il 13/07/1992 presso il Liceo Scientifico Statale Augusto Righi al termine di 5 anni di corso con votazione di 60/60.
• Membro IEEE (+ IEEE Nuclear and Plasma Sciences Society Membership) da Giugno 2016.

Docenze:

• "Elettronica di readout: digital pulse processing con FPGA": seminario all’interno del corso di formazione sui rivelatori di silicio ed elettronica dedicata, 17 Novembre 2009, Bologna.
• "Introduzione alle FPGA": seminario introduttivo per dipendenti INFN/CNAF, 8 Giugno 2012, Bologna.
• “Introduction to FPGA architectures”, “Design flow, tools for development and debug with FPGAs”, “Fast DAQ board for the ALICE and ATLAS experiments” alla scuola INFN “DATA driven FEE for time and energy measurement with highly segmented detector”, 25-27 Novembre 2013, Torino.
• “Radiation tolerant electronics for high energy physics experiments”, aperitivo scientifico, INFN Bologna, 31 Marzo 2017, Bologna.
• “ADC – FPGA digital interfaces”, corso nazionale INFN “Progettazione di sistemi analogico-digitale ad alta velocità”, 17-19 Ottobre 2017, Bologna.
• “State of the art in fast ADCs”, corso nazionale INFN “Progettazione di sistemi analogico-digitale ad alta velocità”, 17-19 Ottobre 2017, Bologna.
• “Introduzione alla programmazione FPGA con VHDL”, corso nazionale INFN, 12-15 Giugno 2018, Bologna.
• “Conversione optoelettronica nella trasmissione dei dati dai rivelatori”, corso nazionale INFN, 18-20 Giugno 2018, Torino.

Responsabilità ufficiali in esperimenti:

• Nell’ambito dell’esperimento ALICE System Run Coordinator per il rivelatore SDD per l’anno 2008
• Responsabile hardware/firmware della scheda di readout DRM2 per l’upgrade di ALICE TOF (2013 - in corso)
• Coordinatore del gruppo di simulazione funzionale e verifica dell’ASIC Arcadia-MD1 per il progetto di gruppo V Arcadia (2020-in corso)
• Responsabile locale a Bologna per il progetto di gruppo V Arcadia nel 2022
  

Esperienze professionali:

• Attività professionale di lavoro autonomo in favore del Laboratorio di Fisica dei Dispositivi Elettronici del Corso di Laurea in Fisica del Dipartimento di Fisica dell’Università degli Studi di Bologna dal 23/10/1997 al 23/4/1999.
• Contratto di collaborazione coordinata e continuativa con l’Istituto Tecnico Aeronautico Leonardo da Vinci dal 28/09/1999 al 25/11/1999.
• In servizio come collaboratore tecnico VII qualifica – area funzionale tecnico-scientifica e socio-sanitaria - presso il Dipartimento di Fisica dell’Università degli Studi di Bologna (UNIBO) dal 4 Luglio 2000 nella categoria D1 (dal 2004 in categoria D2, dal 2008 in categoria D3) al 30 Marzo 2015.
• In servizio come tecnologo III Livello professionale all’INFN Sezione di Bologna dall’1 Aprile 2015.
• Incarico di associazione tecnologica con l’INFN dal 1997.

Attività didattica:

• Sono stato correlatore di 20 tesi di laurea e 1 di dottorato.

Terza missione:

• Dicembre 2005: partecipazione come relatore alla mostra itinerante INFN “La fisica su ruote” (https://home.infn.it/it/mostre/archivio-mostre/1344-la-fisica-su-ruote ) tenuta nella Biblioteca di Anzola dell’Emilia (Bologna). I soggetti raggiunti sono i ragazzi delle scuole elementari e medie di Anzola dell’Emilia.
• 2017-2018: Partecipazione allo sviluppo di un dispositivo TDC a 16 canali per un telescopio di raggi cosmici per il progetto PolarQuEEEst, in collaborazione con il Centro Fermi (http://www.polarquest2018.org [http://www.polarquest2018.org/] ) per la misura del flusso di raggi cosmici a basse latitudini. In particolare, il mio ruolo è consistito nello sviluppare e testare il firmware per la comunicazione con l’ASIC HPTDC. Mi sono inoltre occupato di installare un telescopio di raggi cosmici in una scuola superiore ad Oslo (questo telescopio è stato messo in acquisizione contemporaneamente ad un telescopio in Italia e l’altro sulla imbarcazione Nanuq).

Attività tecnologica:

L’attività di ricerca del candidato riguarda principalmente la progettazione di circuiti ASIC e lo sviluppo di schede con FPGA (e relativo firmware) per l’acquisizione dati da rivelatori operanti nel campo della fisica delle particelle.

• 1996-2000: nell’ambito dell’esperimento FUZZY di gruppo V dell’INFN, il candidato si è occupato della progettazione, realizzazione e test di un ASIC con compiti di processore fuzzy veloce a due ingressi per applicazioni a trigger nel campo della fisica delle alte energie. Il flusso di progetto seguito parte dalla stesura del codice VHDL e prosegue nella sintesi e place & route con software Cadence. Il chip, completamente digitale, è stato realizzato in tecnologia ES2 0.7 mm e testato con un ASIC tester LV500 della Tektronix. Il chip lavora ad una frequenza di clock a 50 MHz e, grazie ad una struttura di tipo pipeline, è in grado di processare i valori di 2 nuovi ingressi ogni 80 ns. Il candidato si è occupato inoltre della progettazione della stessa architettura con processo tecnologico più moderno: Alcatel Mietec 0.35 mm. Grazie a questa tecnologia si è potuta spingere la frequenza di clock a 133 MHz e il tempo per accettare nuovi dati è sceso a 30 ns. In questo caso il place & route è stato svolto con il software Avant presso IMEC sotto la supervisione del candidato, che poi si è occupato delle simulazioni post-layout.
• 1998-2018: nell’ambito dell’esperimento ALICE di gruppo III dell’INFN, il candidato si è occupato della progettazione, realizzazione, test e commissioning del sistema di readout del rivelatore SDD (Silicon Drift Detector) che ha fatto parte dell’ITS1 (Inner Tracking System) dell’esperimento ALICE al CERN ed è stato operativo dal 2008 al 2018. In particolare, il candidato si è occupato di:

• progettazione, realizzazione e test dell’ASIC digitale CARLOS (Compression And Run Length encOding Subsytem). Il chip riceve i dati provenienti da un modulo SDD, attraverso i chip di front-end PASCAL (preamplificatore di carica, memoria analogica e conversione analogico-digitale) e AMBRA (buffer digitale multiplo). Il chip si occupa di eseguire una compressione on-line del flusso dati in ingresso attraverso l’implementazione di un algoritmo di compressione bi-dimensionale basato sulla ricerca di cluster utilizzando due soglie. L’ASIC CARLOS è il frutto di una serie di cinque diverse versioni prototipali: si è partiti da una prima versione basata su FPGA Xilinx, per passare a diverse versioni incrementali in tecnologia CMOS 0.25 mm con Enclosed Layout Transistor (ELT), in quanto il chip è sottoposto ad una dose di 100 Krad in 10 anni di attività. Il flusso di progetto seguito ha svolto la sintesi con il software Synopsys ed il place & route con software Cadence. Per garantire 260 chip funzionanti all’esperimento (tanti quanti i moduli SDD), ne sono stati prodotti 1000 ed è stata approntata la procedura di qualificazione con schede custom e software National Instruments.
• progettazione, realizzazione e test della scheda denominata end ladder board, posizionata alle estremità delle strutture meccaniche (ladder) che sorreggono i rivelatori SDD: fra gli altri componenti tale scheda ospita il chip CARLOS, il serializzatore (GOL, Gigabit Optical Link) ed il laser per la trasmissione dei dati su fibra ottica. Le problematiche principali affrontate sono state l’altissima densità di integrazione dei componenti in un ridotto spazio a disposizione (54x49 mm), il basso consumo richiesto, l’ingegnerizzazione dei cavi e delle fibre per rendere possibile il montaggio di 260 schede ai lati del rivelatore.
• progettazione, realizzazione e test della scheda denominata CARLOSrx, che è una scheda VME 9Ux400mm che si occupa di concentrare i dati provenienti da 12 rivelatori SDD su fibre ottiche e di inviarli verso il sistema di acquisizione (DAQ) standard di ALICE. La scheda ospita 3 FPGA di tipo Xilinx Virtex-II PRO in tecnologia CMOS 90nm che si occupano di elaborare i dati in tempo reale e che gestiscono l’interfaccia con i sistemi di trigger e DAQ di ALICE. Il candidato si è occupato del progetto dello schema circuitale, ha supervisionato il layout del PCB presso un’azienda privata e si è poi occupato del test, installazione e commissioning delle schede. Si tratta in totale di 24 schede CARLOSrx ospitate all’interno di 3 crate VME64x. Oltre allo sviluppo dell’hardware, il candidato si è occupato dello sviluppo del firmware delle FPGA, per garantire la corretta acquisizione dei dati e la stabilità del sistema. Durante la fase di commissioning iniziale 2007-2009, il candidato ha passato lunghi periodi al CERN, garantendo poi il suo contributo alla manutenzione del firmware.
• progettazione, realizzazione e test della scheda denominata CARLOSrx clock, che si occupa della ricezione del clock a 40 MHz dalla scheda CARLOSrx e distribuzione verso 12 moduli SDD attraverso transceiver ottici commerciali.
• co-progettazione, test e commissioning (insieme a INFN Sezione di Torino) della scheda denominata SuperCARLOSrx, che ha le stesse dimensioni e interfacce della CARLOSrx, ma implementa FPGA più moderne (cinque Virtex5). Lo scopo di questa scheda è di fornire maggiori risorse hardware per l’implementazione di algoritmi più sofisticati, rispetto a quanto possibile sulla scheda CARLOSrx. Il candidato si è occupato della installazione delle schede SuperCARLOSrx in Aprile 2013 e del seguente commissioning.

• 2010 - in corso: nell’ambito dell’esperimento ATLAS il candidato si è occupato della progettazione, test e commissioning della scheda ROD (ReadOut Driver) che fa parte del sistema di acquisizione dati del rivelatore a pixel IBL (Inner B-Layer) che è stato inserito all’interno dell’esperimento ATLAS al CERN nel 2016. La scheda ROD nasce come evoluzione tecnologica della scheda SiROD che utilizzava 11 FPGA Spartan2 Xilinx e 5 DSP della Texas Instruments. La scheda ROD utilizza soltanto 2 FPGA Spartan6 e 1 FPGA Virtex5 per gestire il controllo e l’elaborazione dei dati provenienti da 16 moduli di IBL (ognuno dei quali è letto da 2 chip FeI4) attraverso le schede BOC (Back Of Crate) che implementano l’interfaccia ottica. La parte innovativa della scheda ROD risiede nell’utilizzo di sistemi embedded all’interno delle FPGA al posto dei DSP di generazione precedente: il PowerPC all’interno della Virtex5 è il nucleo centrale della scheda e gestisce, per esempio, i loop dei run di calibrazione, mentre i processori Microblaze all’interno delle Spartan6 permettono il controllo e la trasmissione dati via Ethernet verso una farm esterna. Il candidato si è occupato della progettazione dello schematico della scheda, ha supervisionato il layout effettuato da una azienda esterna e ha partecipato allo sviluppo del firmware dei dispositivi programmabili all’interno di una collaborazione internazionale. La stessa scheda è stata in seguito utilizzata per acquisire tutti gli altri layer e dischi del rivelatore a Pixel di ATLAS (layer1 + layer2 + B-layer + dischi) per una produzione totale di circa 150 schede.
• 2013 - in corso: il candidato si è occupato dell’upgrade della scheda di readout per il rivelatore TOF dell’esperimento ALICE, chiamata DRM2, in collaborazione con CAEN. La scheda nasce come l’evoluzione della precedente scheda DRM1, allo scopo di rendere operativo il rivelatore TOF in collisioni protone-protone a 200 KHz e Pb-Pb a 50 KHz da RUN3 in poi. Le novità principali della scheda DRM2 riguardano l’uso della FPGA Igloo2 di Microsemi e l’utilizzo di GBTx e VTRx per l’interfaccia ottica verso il DAQ. La scheda, infatti, si trova a circa 4 m dalla beam pipe e sarà soggetta ad una dose integrata di 0.13 krad in 10 anni. La scelta della tecnologia Igloo2 permette di non avere problemi di Single Event Upset (SEU) nella memoria di configurazione, cosa che è stata anche verificata in una serie di irraggiamenti del chip con protoni a 200 MeV presso il Centro di Protonterapia di Trento. L’uso dell’ASIC GBTx permette di implementare un unico link radiation hard per l’interfaccia verso la DAQ con una banda utile di 3.2 Gb/s, per la ricezione dei trigger e del clock a 40 MHz sincrono con LHC. La modalità operativa di lavoro della scheda sarà di un readout continuo (invece che triggered) che permette di leggere tutti gli eventi di fisica. Per permettere questo, si è dovuto incrementare il throughput sul bus VME (utilizzato per estrarre i dati dalle schede di front-end) a 160 MByte/s grazie all’implementazione del protocollo 2eSST. Il candidato ha contribuito al progetto dello schematico della scheda e si è occupato, in particolare, dello sviluppo del firmware e del commissioning della scheda. Le schede installate in ALICE TOF sono 72 (su un totale di 88 prodotte) e alcune prove di presa dati con cosmici sono state effettuate con successo.
• 2017-2018: il candidato ha partecipato alla progettazione di un dispositivo di tipo TDC (Time to Digital Converter) a 16 canali per un telescopio di raggi cosmici all’interno del progetto PolarQuEEEst, curando in particolare lo sviluppo di firmware per la comunicazione con l’ASIC HPTDC.
• 2018: il candidato si è occupato della progettazione e test di un firmware per la demo board Genesys per il test della scheda FMC_BOARD utilizzata nell’esperimento KM3NeT.
• 2019 - in corso: il candidato si occupa dello sviluppo hardware / firmware del sistema di acquisizione dati di un sensore a pixel fully depleted di nuova generazione nell’ambito dell’esperimento ARCADIA.